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• RS 플립플롭, RS flip-flop

  및 리셋 입력 단자가 있고 세트 신호에 따라 1의 상태로, 리셋 신호에 따라 0의 상태로 되며, 세트 신호와 리셋 신호가 동시에 인가될 때의 상태가 규정되어 있지 않은 플립플롭. 표에 동기식 RS 플립플롭의 입력값과 출력값과의 관계를 나타냈다. 표 중에서 Qn, Qn+1은 n, n＋1번째의 클록 펄스가 들어올 때의...